重装nvdia驱动卸载sudo apt remove nvdia-*sudo apt autoremove 安装查询合适的显卡驱动ubuntu-drivers devices安装驱动sudo ubuntu-drivers autoinstall 关闭文件系统检查在/etc/default/grub文件的行GRUB_CMDLINE_LINUX_DEFAULT="quiet splash"中添加fsck.mode=skip，例GRUB_CMDLINE_LINUX_DEFAULT="quiet splash fsck.mode=skip"。然后使用命令sudo update-grub。 重新安装ubuntu桌面sudo apt-get install ubuntu-desktop之后重启即可。

完成Verilog oj[hide-block name=”oj截图”][/hide-block] ECC纠错原理纠正1位错下图是一个16bit的数据，用2号数据对右半边数据奇偶校验（有奇数个1则为1，偶数个1则为0），若数据存在1位错误，通过计数右半边数据中1的个数，即可确定错误在哪一半边。哪一边确定了，那还需要确定数据在哪一列。使用1号数据，对2，4列进行奇偶校验，结合2号数据的检验结果，即可确定数据在哪一列。列确定了，还需要确定行。重复上述步骤，使用8号数据对3，4行奇偶校验，4号数据对2，4行奇偶校验，即可确定哪一位数据出错 更进一步，纠正1位错，验出2位错矩阵中的第0号位，没有被任何的检验位检验，可以用0号数据对之后的全部数据进行奇偶检验。有以下几种情况 0号位没有检测出错误，局部数据检验的检验位也没有检测出错误，则无错误。 0号位没有检测出错误，但是用作局部数据检验的检验位检测出错误，则存在2个错误。 0号位检测出错误，则存在1位错误或者3位错误。 换个视角数据的检验位都是二的幂次方的位1号检验位位覆盖了所有数据位位置序号的二进制表示倒数第一位是1的 ...

写USTC Verilog OJ目前写到ID61 阅读USTC数字电路实验看了Lab2实验教程中的第一二章（避免锁存器和编写testbench） 观看视频《从电路设计的角度入门VerilogHDL》视频介绍了使用的软件工具，电路结构的描述方法，流水线和通过iverilog与gtkwave仿真。链接生成波形文件： initial begin $dumpfile("*.vcd");//*代表生成波形的文件名 $dumpvars(0,**);//**代表测试文件名 end 避免生成锁存器锁存器与触发器区别锁存器只要使能信号处在特定电平就能改变输出状态，触发器在时钟上升/下降改变状态。 if-else 逻辑缺陷if与else不完整if-else语句中，if与else语句完整，但相关信号缺少赋值。如 if (en) q1 = data1;else q2 = data2; if语句中q1赋值了，但q2没有，else同理。应完整赋值或者赋初值 q1 = 1'b0;q2 = 1'b0;if (en) q1 = data1;els ...

Ubuntu安装Verilator根据Github上的文档安装 链接由于Ubuntu还不太会用，所以跟着下面的教程在Windows上安装了开发环境 Windows安装vscode+iVerilog跟随教程 链接 学习Verilog阅读数字设计和计算机体系结构的第4章阅读USTC数字电路实验教程中的Verilog语法 链接通过USTC的Verilog OJ学习编写，目前只写到ID34[hide-block name=”OJ截图”][/hide-block] 重复操作在将重复操作嵌入拼接操作时，需要用大括号把重复操作整体括起来。例如：如果将{{24{a[7]}}, a[7:0]} 改为 {24{a[7]}, a[7:0]}就会出现语法错误。 逻辑非 ! 和按位非 ~ 在什么情况下等价？在什么情况下不等价？逻辑或 || 和按位或 | 呢？逻辑与 && 和按位与 & 呢？答案来自newbing 在Verilog中，逻辑非 ! 和按位非 ~的区别在于操 ...

大头贴显示修改\ui_project\3.ui_demo_wifi_camera\ui_320x480_test\project\copy_file.bat文件中的 copy ename.h ..\..\..\..\apps\ui_demo\include\ 更改为 copy ename.h ..\..\..\..\apps\wifi_camera\include\ 绘制大头贴UI可以使用任意画图软件绘制，宽度高度不超过320480，填充黑色位置为显示摄像头图像的位置。导入大头贴图片\ui_project\3.ui_demo_wifi_camera\ui_320x480_test\打开图片资源文件夹.bat双击即可打开文件夹导入图片设置大头贴ui打开UI绘图工具，对布局1右键，隐藏同类容器，再显示布局1设置布局1的背景图片为你的大头贴照片。完整代码点我下载

故事机搜索不到微信小程序“杰理智能机器人”搜索微信公众号杰理智能机器人。 网络连接失败连接2.4G的WIFI。 wifi图传如何连接手机连接WiFi名中带wifi_camera的WiFi，再打开DV Running软件 安卓找不到DV Running软件安卓：点我下载（文件丢失）

本文使用的sdk为fw-AC79_AIoT_SDK-release-AC79NN_SDK_V1.2.0 问题1REM 目前检测到SDK使用了资源文件打包放到预留区的功能，详细请浏览开源文档7.19资源区配置（RES和预留区），此功能可以节省flash空间，但操作比较繁琐REM 若flash容量充足不需要此功能，可屏蔽对应的宏定义REM 特别注意特别注意！！！如果跨版本升级固件，比如从1.0.3和1.1.x版本升级到1.2.x版本，必现保证生成的isd_config.ini升级前后的配置一样，请阅读tools/note.txt，必要时请向FAE确认REM 开发过程中可先设置isd_config_rule.c的配置项CALC_RES_CFG=YES，工具会自动适配填写对应资源文件的起始地址和长度，量产版本严禁打开该配置项，必须关闭！！！REM 量产版本必须先设置isd_config_rule.c的配置项CALC_RES_CFG=NO，然后根据资源文件大小填写AUPACKRES_LEN和UIPACKRES_LEN，请预留好后续资源升级的空间余量，该大小一经烧录之后是严禁更改的，升级固件生成时 ...

比赛内容伊戈尔杯器件选型1.红外循迹模块受光线影响很大，需要反复调试2.灰度循迹模块受光线影响较大。3.openmv识别赛道黑点 通讯方式检测高低电平 电控原理速度控制PWM 位置调整 一共4个灰度循迹模块，每边各两个。最内部的两个检测到黑线让两侧轮子以一个较小的差速前进。外侧的两个检测到黑线则让两侧轮子以相反方向转。 void run_2(void){ stop=HAL_GPIO_ReadPin(stop_GPIO_Port, stop_Pin); track4 = HAL_GPIO_ReadPin(right_out_GPIO_Port, right_out_Pin);//获取传感器值 track3 = HAL_GPIO_ReadPin(right_in_GPIO_Port, right_in_Pin); track2 = HAL_GPIO_ReadPin(left_in_GPIO_Port, left_in_Pin); track1 = HAL_GPIO_ReadPin(left_out_GPIO_Port, left_out_Pin) ...

本周学习内容PWM输出pwm的基本结构原理：当cnt计数值大于CCRx的值时，输出高电平（或低电平），小于CCRx值时，输出低电平（或高电平）。ARR的值确定周期，CCRx确定占空比。如何使用？设置定时器开启定时器2，配置Clock Source为内部时钟源，Channel1设置为PWM，在nvic中可以选择是否启用中断。在counter settings中，配置psc，arr确定pwm的频率计算公式：频率=Tclk/arr+1/psc+1设置pwmPWM1向上计数时，一旦TIMx_CNT<TIMx_CCR1时通道1为有效电平，否则为无效电平；在向下计数时，一旦TIMx_CNT>TIMx_CCR1时通道1为无效电平(OC1REF=0)，否则为有效电平(OC1REF=1)。 设置占空比计算公式占空比=TIM2->CCR/arr+1ccr的设置，使用代码 __HAL_TIM_SetCompare(&htim2, TIM_CHANNEL_1, ccr_value);//TIM3->CCR1= ...